Rev. Phys. Appl. (Paris) 25, 443-452 (1990)
DOI: 10.1051/rphysap:01990002505044300

Speed optimization of Josephson direct coupled logic

André de Lustrac, Paul Crozat et Robert Adde

Institut d'Electronique Fondamentale, URA22 CNRS, Université Paris-Sud, 91405 Orsay, France

Abstract
An advanced design of direct coupled Josephson logic (ADCL) is developped for optimum speed at the circuit level with picosecond superconducting junctions (RN x C = 2 ps ). Each gate consists of an input logic cell and an output buffer (OR gate) which brings efficient standardization. The design minimizes junction turn-on-delay and loading effects to reduce speed degradations in circuit conditions of operation. The methodology of speed optimization with good static and dynamic margins, small dissipation and large integration capability is presented. The new features of the ADCL gate design are, a suppression of the input resistive shunt in OR gate, a large signal line impedance, voltage and current amplification, a standardization of gate design. The maximum gate speeds at bias near threshold (≽ 95 %) are 2.5 ps (OR) and 5 ps (AND). At fan in/fan out ≽ 2 and 80 % of threshold bias giving # ± 20 % operating margins, the gat switching times rise only at 5 ps (OR) and 10 ps (AND) with as little as 3 μW/gate power dissipation. The corresponding power-delay product of the OR gate rates at 15 aJ.

Résumé
Une conception nouvelle en logique Josephson à couplage direct (ADCL) est développée qui réalise l'optimisation en vitesse avec des jonctions supraconductrices picosecondes (RN × C = 2ps). Chaque porte est constituée par une cellule d'entrée logique et d'un buffer de sortie (porte OU), ce qui apporte une standardisation efficace de la conception. La conception minimise les effets de retard à la commutation, les effets d'entrance et de sortance, pour réduire les dégradations de vitesse dans les conditions opératoires de circuits. On présente la méthodologie de l'optimisation en vitesse qui est obtenue simultanément avec des marges statiques et dynamiques importantes, une faible dissipation de puissance, une capacité d'intégration élevée. Les caractéristiques principales de la conception ADCL sont une suppression du shunt d'entrée de la porte OU, une impédance de ligne signal importante, une amplification en tension et en courant, une standardisation des portes. La vitesse maximum à une polarisation voisine du seuil (> 95 %) est 2,5 ps pour la porte OU et 5 ps pour la porte ET. Avec une entrance/sortance de 2/2 et à une polarisation à 80 % du seuil qui donne des marges # ± 20 %, les temps de communication précédents croissent seulement à 5 et 10 ps avec une consommation en puissance de seulement 3 μW. Le produit puissance x retard correspondant de la porte OU est 15 aJ.

PACS
1265B - Logic circuits.
3240C - Superconducting junction devices.

Key words
logic design -- superconducting logic circuits -- AND gate -- Josephson direct coupled logic -- design -- standardization -- turn on delay -- loading -- speed optimization -- dissipation -- integration -- ADCL -- OR gate -- switching times -- 2.5 ps -- 5 ps